小佑 asked in 科學工程學 · 2 decades ago

Inverter Layout的問題

請問一下,我現在在修VLSI設計,

有一個project是要做symmetrical inverter,我layout時

nmos是pmos的1/3倍(channel width)…這樣應該沒錯吧

但我simulation的結果,delay time THL(50%-50%)居然有

400ps,天阿…要怎樣才能減小delay time呢?

P.S. 我nmos的寬度已經都用最小的size了…..

Update:

我是用0.13的製程

Update 2:

$a sample hspice file

.include "/home/cad/kits/IBM_CMRF8SF-LM013/IBM_PDK/cmrf8sf/relLM/HSPICE/models/model013.lib_inc"

.include newnetlist

.option post

vdd vdd gnd 1.2V

Vin in gnd pulse (0V 1.2V 0ns 100ps 100ps 400ps 1000ps)

Cout_b out 0 20f

.tr 0.1ns 4ns

.end

Update 3:

目前的問題是..

我要求EDP(Energy delay product)的值

hspice有這種command嗎?我只算average power.....

2 Answers

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  • 2 decades ago
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    400ps = 0.4 ns 嗯~ 是有點大. 一般0.35um以下製程,因該會在0.1ns以下

    請問一下你是用那一個製程去simulation?

    Input Signal的slew rate是多少? output loading是多少?

    如果 Input signal的slew rate太大,就算你output的反應再怎麼快,TpHL or TpLH還是

    會被撐大的. 建議你把slew rate縮到0.1ns.

    如果還是不行.那你就把你的spice file貼上來讓我看看吧!

    ----------------------------------------------------------------------------

    看來你的input signal slew rate沒有問題. High pulse width 400ps似乎有一點緊.

    可以的話放寬一點. 另外你的newnetlist這個file中應該沒有用.subckt寫的inverter吧? Cout 用 20f有點大喔! 能不能小一點? 你的nmos channel width是多少呢?

    可以的話,把你的netlist改成下面的方式:

    $a sample hspice file

    .include "/home/cad/kits/IBM_CMRF8SF-LM013/IBM_PDK/cmrf8sf/relLM/HSPICE/models/model013.lib_inc"

    .param minlen=0.13u nwidth=0.3u pwidth='3*nwidth'

    MP1 out in vdd vdd PCH w=pwidth l=minlen $ PCH is your pmos model name.

    MN1 out in gnd gnd NCH w=nwidth l=minlen $ NCH is your nmos model name.

    .option post accurate

    vdd vdd gnd 1.2V

    Vin in gnd pulse (0V 1.2V 1ns 100ps 100ps 900ps 2000ps)

    Cout_b out 0 20f

    .tran 0.1ns 10ns sweep nwidth 0.3u 3u 0.3u

    .meas tran TPLH trig V(in) val=0.6V rise=2

    + targ V(out) val=0.6V fall=2

    .meas tran TPHL trig V(in) val=0.6V fall=2

    + targ V(out) val=0.6V rise=2

    .end

    主要目地是把NMOS的channel width從0.3u掃到3u. 每0.3u增加一次.

    然後找出tplh和tplh. run完hspice後,你可以在副檔名是.mt0的檔案找到結果.

    檔案的意思你應該看的懂,有不清楚的再提出來討論看看吧!

    --------------------------------------------------------------------------------

    我只聽過求PDP(power-delay-product)的. 求Energy就是把Power除以Frequency.

    所以EDP的部份,可以考慮先用spice求出PDP,再用手動除以你的頻率.

    不或我私下覺得你要的應該是PDP吧. 因為EDP並沒有什麼實際的意義,而PDP

    就有意義多了.

    你在spice file中. 加入下面這行就可以了找到average total power

    .meas TOTAL_POWER AVG power

    然後把求出來的power乘上你求出的TpHL or TpLH(通常乘大的那一個)

    如果要spice 幫你計算PDP的話,那麻煩你把你全部的spice file給我.

    我改完再轉給你.

    Source(s): Run Hspice 粉多粉多年啦
  • 2 decades ago

    試著把NMOS與PMOS的飽和電流Ids調整成一樣大小.

    使得,對output load 充電時間 = 放電時間 , 則 delay time 會較小.

    (如果threshold voltage大小 Vtn=Vtp,則 channel width比 Wn/Wp = 1/2 左右吧 !)

    Source(s): 以前學過
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